Detail projektu

Moderní metody syntézy číslicových systémů

Období řešení: 1. 1. 2004 - 31. 12. 2006

Typ projektu: grant

Kód: GA102/04/0737

Agentura: Grantová agentura České republiky

Program:

Název anglicky
Modern Methods of Digital Systems Design
Typ
grant
Klíčová slova

syntéza číslicových systémů, diagnostika číslicových systémů

Abstrakt

Cílem navrhovatelů projektu je návrh, implementace a ověření metodik návrhu číslicových obvodů založených na postupech, které je možné považovat za nové, nestandardní a doposud nevyužívané v návrhových systémech. Pozornost bude zaměřena především na využití a kombinaci biologií inspirovaných technik a formálních postupů.  Cíle projektu jsou stanoveny takto:

1.  Identifikovat vhodné biologií inspirované techniky pro syntézu číslicových systémů.

2. Vytvořit biologií inspirované metodiky využitelné při těchto činnostech souvisejících s návrhem číslicových obvodů: návrh a syntéza obvodu, analýza testovatelnosti a návrh snadno testovatelných obvodů, zajištění adaptability obvodu během jeho činnosti, zajištění odolnosti proti poruchám během činnosti obvodu.

3. Definovat principy využití formálních postupů při syntéze číslicových systémů, zaměřit se především na systémy na bázi IP jader (IP core).

4. Vytvořit formální postupy využitelné při těchto činnostech souvisejících s návrhem číslicových obvodů: návrh a syntéza číslicových obvodů, analýza testovatelnosti a návrh snadno testovatelných obvodů.

5. Vytvoření metodik založených ma sloučení obou technik umožňující vytvořit biologií inspirované techniky zohledňující aspekty testovatelnosti.

6. Účinnost metodik ověřit na testovacích (benchmark) obvodech a na praktických návrzích.

Řešitelé
Kotásek Zdeněk, doc. Ing., CSc. (UPSY FIT VUT) , hlavní řešitel
Drábek Vladimír, doc. Ing., CSc. (UPSY FIT VUT) , spoluřešitel
Růžička Richard, doc. Ing., Ph.D., MBA (UPSY FIT VUT) , spoluřešitel
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY FIT VUT) , spoluřešitel
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT) , spoluřešitel
Bryan Luděk, Ing. (UPSY FIT VUT)
Mika Daniel, Ing. (UPSY FIT VUT)
Pečenka Tomáš, Ing. (UPSY FIT VUT)
Tupec Pavel, Ing. (UPSY FIT VUT)
Publikace

2008

  • PEČENKA Tomáš. Prostředky a metody pro automatické generování testovacích obvodů. Brno: Fakulta informačních technologií VUT v Brně, 2008. ISBN 978-80-214-3603-9. Detail

2006

  • MARTÍNEK Tomáš, LEXA Matej, KOŘENEK Jan a FUČÍK Otto. A flexible technique for the automatic design of approximate string matching architectures. In: Proc. of 2006 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop. Praha: IEEE Computer Society, 2006, s. 83-84. ISBN 1-4244-0184-4. Detail
  • RŮŽIČKA Richard. DFT Flow for RT Level Digital Circuits Using iFCoRT System. In: Proceedings of the Seventh International Scientific Conference Electronic Computers and Informatics ECI 2006. Košice, 2006, s. 292-297. ISBN 80-8073-598-0. Detail
  • SEKANINA Lukáš. Evolutionary Approach to the Implementation Problem. Brno: Fakulta informačních technologií VUT v Brně, 2006. Detail
  • SEKANINA Lukáš. Evolutionary Design of Digital Circuits: Where Are Current Limits?. In: Proc. of the 1st NASA/ESA Conference on Adaptive Hardware and Systems. Piscataway: IEEE Computer Society, 2006, s. 171-178. ISBN 0-7695-2614-4. Detail
  • BIDLO Michal. Evolutionary Design Using Development. In: Sborník příspěvků pracovního semináře Počítačové architektury & diagnostika pro studenty doktorského studia. Bratislava: Ústav informatiky Slovenskej akadémie vied, 2006, s. 119-124. ISBN 80-969202-2-7. Detail
  • PEČENKA Tomáš, KOTÁSEK Zdeněk a SEKANINA Lukáš. FITTest_BENCH06: A New Set of Benchmark Circuits Reflecting Testability Properties. In: Proc. of 2006 IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop. Praha: IEEE Computer Society, 2006, s. 285-289. ISBN 1424401844. Detail
  • HERRMAN Tomáš. Formal Model of Testable Block. In: Proceedings of 12th Conference Student EEICT 2006, Volume 4. Brno: Fakulta elektrotechniky a komunikačních technologií VUT v Brně, 2006, s. 451-455. ISBN 80-214-3163-6. Detail
  • ČERNÝ Stanislav, STRUŽKA Petr, KOŘENEK Jan, MARTÍNEK Tomáš a KOTÁSEK Zdeněk. FPGA Components in Simulink. In: Proceedings of XXVIIIth International Autumn Colloquium ASIS 2006. Ostrava: MARQ, 2006, s. 158-163. ISBN 80-86840-26-3. Detail
  • ŠKARVADA Jaroslav. GA Based Test Scheduling Under Power Constraints. In: Proceedings of 12th Conference Student EEICT 2006, Volume 4. Brno: Fakulta elektrotechniky a komunikačních technologií VUT v Brně, 2006, s. 461-465. ISBN 80-214-3163-6. Detail
  • BIDLO Michal. Introducing New Fundamental Classification of Development for Evolutionary Design: Theory and Applications. In: Proc. of the 9th International Conference on Parallel Problem Solving from Nature - Workshop on Evolutionary Algorithms. Reykjavík, 2006, s. 1-12. Detail
  • HERRMAN Tomáš. Metodika aplikace testu obvodu založená na identifikaci Testovatelných bloků. In: Počítačové architektúry a diagnostika - zborník príspovkov. Bratislava: Ústav informatiky Slovenskej akadémie vied, 2006, s. 131-136. ISBN 80-969202-2-7. Detail
  • STRNADEL Josef. On Distribution of Testability Values in Scan-Layout State-Space. In: Proceedings of the 7th International Scientific Conference on Electronic Computers and Informatics. Košice: Technická univerzita v Košiciach, 2006, s. 308-313. ISBN 80-8073-598-0. Detail
  • SEKANINA Lukáš a VAŠÍČEK Zdeněk. On the Practical Limits of the Evolutionary Digital Filter Design at the Gate Level. In: Applications of Evolutionary Computing. Lecture Notes in Computer Science, roč. 3907. Berlin: Springer Verlag, 2006, s. 344-355. ISBN 978-3-540-33237-4. Detail
  • ŠKARVADA Jaroslav. Optimalizace plánování testu číslicových systémů vzhledem k příkonu. In: Sborník příspěvků pracovního semináře Počítačové architektury & diagnostika pro studenty doktorského studia. Bratislava: Ústav informatiky Slovenskej akadémie vied, 2006, s. 143-148. ISBN 80-9692-0227. Detail
  • STRNADEL Josef. Power-Constrained, Sessionless SOC Test Scheduling Based on Exploration of I-Schedule State-Space. In: Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. Prague: Vydavatelství ČVUT, 2006, s. 161-162. ISBN 1-4244-0184-4. Detail
  • PEČENKA Tomáš. Prostředky a metody pro automatické vytváření testovacích obvodů. In: Sborník příspěvků pracovního semináře Počítačové architektury & diagnostika pro studenty doktorského studia. Bratislava: Ústav informatiky Slovenskej akadémie vied, 2006, s. 13-18. ISBN 80-969202-2-7. Detail
  • KOTÁSEK Zdeněk a STRNADEL Josef. SET: Interactive Tool for Learning and Training Scan-Based DFT Principles and Their Consequences to Parameters of Embedded System. In: Proceedings of the 13th IEEE International Symposium and Workshop on the Engineering of Computer-Based Systems (ECBS). Los Alamitos, CA: IEEE Computer Society, 2006, s. 497-498. ISBN 0-7695-2546-6. Detail
  • ŠKARVADA Jaroslav a KOTÁSEK Zdeněk. Systém pro podporu vzdělávání v oblasti plánování testu vestavěných systémů. In: Pedagogický software 2006. České Budějovice: Scientifik Pedagogical Publishing, 2006, s. 319-321. ISBN 80-85645-56-4. Detail
  • ŠKARVADA Jaroslav. Test Scheduling for SOC under Power Constraints. In: Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. Prague: Vydavatelství ČVUT, 2006, s. 91-93. ISBN 1-4244-0184-4. Detail
  • STRNADEL Josef. Testability Analysis and Improvements of Register-Transfer Level Digital Circuits. Computing and Informatics, roč. 25, č. 5, 2006, s. 441-464. ISSN 1335-9150. Detail
  • HERRMAN Tomáš. Testability Analysis Based on Formal Model. In: Proceedings of the Sevnth International Scientific Conference ECI 2006. Košice: Fakulta elektrotechniky a informatiky, Technická univerzita v Košiciach, 2006, s. 243-248. ISBN 80-8073-598-0. Detail
  • PEČENKA Tomáš, STRNADEL Josef, KOTÁSEK Zdeněk a SEKANINA Lukáš. Testability Estimation Based on Controllability and Observability Parameters. In: Proceedings of the 9th EUROMICRO Conference on Digital System Design (DSD'06). IEEE CS. Cavtat: IEEE Computer Society, 2006, s. 504-514. ISBN 0-7695-2609-8. Detail
  • ŠKARVADA Jaroslav a RŮŽIČKA Richard. Using Petri Nets for RT Level Digital Systems Test Scheduling. In: Proceedings of 1st International Workshop on Formal Models (WFM'06). Ostrava: MARQ, 2006, s. 79-86. ISBN 80-86840-20-4. Detail

2005

  • BIDLO Michal. A Benchmark for the Sorting Network Problem. In: Proc. of Genetic and Evolutionary Computation Conference - Workshops 2005. New York: Association for Computing Machinery, 2005, s. 289-291. ISBN 1-59593-097-3. Detail
  • RŮŽIČKA Richard. A Complex Approach to Digital RTL Circuit Testability - iFCoRT System. In: Informal Digest of Papers of the IEEE European Test Symposium 2005. Tallinn: Tallinna Tehnikaülikool, 2005, s. 156-157. Detail
  • BIDLO Michal. A Developmental Method for Construction of Arbitrarily Large Sorting Networks and Adders. Brno: Fakulta informačních technologií VUT v Brně, 2005. Detail
  • KUBEK Ján. Analýza softcore IP jader založených na konečných automatech. In: Počítačové architektury & diagnostika 2005. Praha: České vysoké učení technické, 2005, s. 107-112. ISBN 80-01-03298-1. Detail
  • PEČENKA Tomáš. At-speed Wiring Interconnects Testing on COMBO6 Card. In: Proc. of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005, s. 221-223. ISBN 963-9364-48-7. Detail
  • PEČENKA Tomáš, KOTÁSEK Zdeněk, SEKANINA Lukáš a STRNADEL Josef. Automatic Discovery of RTL Benchmark Circuits with Predefined Testability Properties. In: Proc. of the 2005 NASA/DoD Conference on Evolvable Hardware. Los Alamitos: IEEE Computer Society Press, 2005, s. 51-58. ISBN 0-7695-2399-4. Detail
  • SEKANINA Lukáš. Design Methods for Polymorphic Digital Circuits. In: Proc. of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005, s. 145-150. ISBN 9639364487. Detail
  • STRNADEL Josef a KOTÁSEK Zdeněk. Educational Tool for the Demonstration of Dft Principles Based on Scan Methodologies. In: Proceedings of 8th Euromicro Conference on Digital System Design. Los Alamitos: IEEE Computer Society, 2005, s. 420-427. ISBN 0-7695-2433-8. Detail
  • SEKANINA Lukáš a ZEBULUM Ricardo S. Intrinsic Evolution of Controllable Oscillators in FPTA-2. In: Evolvable Systems: From Biology to Hardware. Berlin: Springer Verlag, 2005, s. 98-107. ISBN 978-3-540-28736-0. Detail
  • KOTÁSEK Zdeněk, STRNADEL Josef a PEČENKA Tomáš. Methodology of Selecting Scan-Based Testability Improving Technique. In: Proc. of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005, s. 186-189. ISBN 963-9364-48-7. Detail
  • HERRMAN Tomáš. Metody aplikace testu založené na testovatelných jádrech. In: Počítačové architektury & diagnostika 2005. Praha: České vysoké učení technické, 2005, s. 51-54. ISBN 80-01-03298-1. Detail
  • ŽÁDNÍK Martin, PEČENKA Tomáš a KOŘENEK Jan. NetFlow Probe Intended for High-Speed Networks. In: Proceedings of the International Conference on Field Programmable Logic and Applications (FPL05). Tampere: IEEE Computer Society, 2005, s. 695-698. ISBN 0-7803-9362-7. Detail
  • RŮŽIČKA Richard. On the Petri Net Based Test Scheduling. In: Proceedings of the Work in Progress Session at Euromicro SEAA/DSD 2005. Linz: Johannes Kepler University Linz, 2005, s. 18-19. ISBN 3-902457-09-0. Detail
  • ŠKARVADA Jaroslav. Plánování testu vestavěných systémů zohledňující příkon elektrické energie. In: Sborník příspevků ze semináře Počítačové Architektury & Diagnostika. Praha: České vysoké učení technické, 2005, s. 147-151. ISBN 80-01-03298-1. Detail
  • PEČENKA Tomáš. Prostředky a metody pro automatické vytváření testovacích obvodů. In: Sborník příspěvků ze semináře Počítačové Architektury a Diagnostika. Praha: Fakulta elektrotechniky ČVUT, 2005, s. 135-140. ISBN 80-01-03298-1. Detail
  • BIDLO Michal a SEKANINA Lukáš. Providing Information from the Environment for Growing Electronic Circuits Through Polymorphic Gates. In: Proc. of Genetic and Evolutionary Computation Conference - Workshops 2005. New York: Association for Computing Machinery, 2005, s. 242-248. ISBN 1-59593-097-3. Detail
  • KOTÁSEK Zdeněk a STRNADEL Josef a kol. Testing Tools for Training and Education. In: Proceedings of 12th International Conference on Mixed Design of Integrated Circuits and Systems. Krakow: Department of Microelectronics and Computer Science, Technical University of Lodz, 2005, s. 671-676. ISBN 83-919289-9-3. Detail
  • STRNADEL Josef. VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements. In: Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005, s. 190-193. ISBN 963-9364-48-7. Detail
  • BIDLO Michal. Využití modelů ontogeneze v evolučním návrhu číslicových obvodů. In: Sborník příspevků ze semináře Počítačové Architektury & Diagnostika. Praha: České vysoké učení technické, 2005, s. 13-18. ISBN 80-01-03298-1. Detail
  • BIDLO Michal. Vývojové modely pro evoluční návrh logických obvodů. Brno: Ústav počítačových systémů FIT VUT v Brně, 2005. Detail

2004

  • RŮŽIČKA Richard a SEKANINA Lukáš. A Platform for Demonstration of Analogue and Digital Circuits Evolution. In: Proceedings of the Sixth Internation Scientific Conference Electronic Computers nad Informatics 2004. Košice: Technická univerzita v Košiciach, 2004, s. 158-163. ISBN 80-8073-150-0. Detail
  • SEKANINA Lukáš a FRIEDL Štěpán. An Evolvable Combinational Unit for FPGAs. Computing and Informatics, roč. 23, č. 5, 2004, s. 461-486. ISSN 1335-9150. Detail
  • KOTÁSEK Zdeněk, PEČENKA Tomáš, STRNADEL Josef, MIKA Daniel a SEKANINA Lukáš. An Overview of Research Activities in Digital Circuit Diagnosis and Benchmarking. In: Proceedings of the Sixth Internation Scientific Conference Electronic Computers nad Informatics 2004. Košice: Technická univerzita v Košiciach, 2004, s. 229-234. ISBN 80-8073-150-0. Detail
  • VAŠÍČEK Zdeněk a SEKANINA Lukáš. Evoluční návrh kombinačních obvodů. Elektrorevue - www.elektrorevue.cz, roč. 2004, č. 43, s. 1-6. ISSN 1213-1539. Detail
  • PEČENKA Tomáš. Evoluční návrh testovacích obvodů. In: Zborník príspevkov ze seminara Počítačové Architektury a Diagnostika. Bratislava: Slovenská akademie věd, 2004, s. 22-24. ISBN 80-969202-0-0. Detail
  • KOTÁSEK Zdeněk, PEČENKA Tomáš, SEKANINA Lukáš a STRNADEL Josef. Evolutionary Design of Synthetic RTL Benchmark Circuits. In: Informal Digest of Papers, IEEE European Test Workshop 2004. Montpellier: IEEE Computer Society, 2004, s. 107-108. ISBN 000000000. Detail
  • SEKANINA Lukáš. Evolutionary Design Space Exploration for Median Circuits. Lecture Notes in Computer Science, roč. 2004, č. 3005, s. 240-249. ISSN 0302-9743. Detail
  • SEKANINA Lukáš. Evolvable computing by means of evolvable components. Natural Computing, roč. 3, č. 3, 2004, s. 323-355. ISSN 15677818. Detail
  • RŮŽIČKA Richard a TUPEC Pavel. Formal Approach to Synthesis of a Test Controller. In: Proceedings of Eleventh International Conference and Workshop on the Engineering of Computer-Based Systems. Los Alamitos, California: IEEE Computer Society, 2004, s. 348-355. ISBN 0-7695-2125-8. Detail
  • KOTÁSEK Zdeněk, PEČENKA Tomáš a STRNADEL Josef. Improving Testability Parameters of Pipelined Circuits Through the Identification of Testable Cores. In: Proc. of the 7th IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. Bratislava: Slovenská akademie věd, 2004, s. 99-104. ISBN 80-969117-9-1. Detail
  • KOTÁSEK Zdeněk. Partial Scan Methodologoies. In: Research and Training Action for System on Chip Design, 5th FP Project. Bratislava: Slovenská akademie věd, 2004, s. 77. Detail
  • RŮŽIČKA Richard a ŠKARVADA Jaroslav. RTL Testability Verification System. In: Proceedings of the Work In Progress Session of 30th Euromicro Conference. Linz: Johannes Kepler University Linz, 2004, s. 101-102. ISBN 3-902457-05-8. Detail
  • KOTÁSEK Zdeněk, MIKA Daniel a STRNADEL Josef. The Identification of Registers in RTL Structures. In: Preliminary Proceedings of 1st International Symposium on Leveraging Applications of Formal Methods ISOLA 2004. Technical Report TR-2004-6. Nicosia: Department of Computer Science of University of Cyprus, 2004, s. 317-320. ISBN 3-540-41613. Detail
  • MIKA Daniel. Uplatnění formálních postupů při návrhu řadiče testu číslicového obvodu. In: Počítačové architektúry & diagnostika PAD 2004. Bratislava: Slovenská akademie věd, 2004, s. 144-149. ISBN 80-969202-0-0. Detail
Nahoru