Detail projektu
Optimalizační postupy v diagnostice číslicových systémů
Období řešení: 1. 1. 2005 – 31. 12. 2007
Typ projektu: grant
Kód: GP102/05/P193
Agentura: Grantová agentura České republiky
Program: Postdoktorandské granty
optimalizační postupy; kompromis; diagnostika; návrhová omezení; číslicový
systém
Obdobně jako v oblasti návrhu, tak i v oblasti diagnostiky číslicových systémů je
pro úspěšné řešení dílčích problémů třeba hledat vhodný kompromis mezi řadou
parametrů. Kvalita nalezeného kompromisu pak podstatným způsobem určuje
konkurenceschopnost výsledného produktu. Jednodušší kompromisy může učinit
člověk, složitější jsou výsledkem automatizovaného postupu. Tento projekt se bude
zaměřovat na vybrané problémy z oblasti diagnostiky číslicových systémů, na
jejich formální popis a snažit se o to, aby získané hluboké znalosti o těchto
problémech byly využity k tomu, aby do optimalizačního procesu pro hledání daného
kompromisu byla vnesena informace, která podstatně urychlí nalezení přijatelného
kompromisu - např. vhodným zúžením prohledávacího prostoru. Dalším z cílů
projektu bude algoritmizace navržených optimalizačních postupů, jejich ověření na
vhodných číslicových systémech a publikace výzkumných výsledků na konferencích
z oblasti návrhu a diagnostiky číslicových systémů.
2008
- STRNADEL, J.; PEČENKA, T.; KOTÁSEK, Z. Measuring Design for Testability Tool Effectiveness by Means of FITTest_BENCH06 Benchmark Circuits. Computing and Informatics, 2008, vol. 27, no. 6,
p. 913-930. ISSN: 1335-9150. Detail
2007
- STRNADEL, J. Educational Toolset for Experimenting with Optimizations in the Area of Cost/Quality Trade-Offs Related to Digital Circuit Diagnosis. Proceedings of 14th Electronic Devices and Systems IMAPS CS International Conference. Brno: Brno University of Technology, 2007.
p. 333-338. ISBN: 978-80-214-3470-7. Detail - STRNADEL, J. On Encoding and Utilization of Diagnostic Information Extracted from Design-Data for Testability Analysis Purposes. Proceedings of the 6th Electronic Circuits and Systems Conference. Bratislava: Slovak University of Technology in Bratislava, 2007.
p. 171-176. ISBN: 978-80-227-2697-9. Detail
2006
- KOTÁSEK, Z.; STRNADEL, J. SET: Interactive Tool for Learning and Training Scan-Based DFT Principles and Their Consequences to Parameters of Embedded System. Proceedings of the 13th IEEE International Symposium and Workshop on the Engineering of Computer-Based Systems (ECBS). Los Alamitos, CA: IEEE Computer Society, 2006.
p. 497-498. ISBN: 0-7695-2546-6. Detail - STRNADEL, J. On Distribution of Testability Values in Scan-Layout State-Space. Proceedings of the 7th International Scientific Conference on Electronic Computers and Informatics. Košice: The University of Technology Košice, 2006.
p. 308-313. ISBN: 80-8073-598-0. Detail - STRNADEL, J. Power-Constrained, Sessionless SOC Test Scheduling Based on Exploration of I-Schedule State-Space. Proceedings of the 2006 IEEE Workshop on Design and Diagnostics of Electronic Circuits and Systems. Prague: Czech Technical University Publishing House, 2006.
p. 161-162. ISBN: 1-4244-0184-4. Detail - STRNADEL, J. Testability Analysis and Improvements of Register-Transfer Level Digital Circuits. Computing and Informatics, 2006, vol. 25, no. 5,
p. 441-464. ISSN: 1335-9150. Detail - STRNADEL, J.; DHALI, A. Novel Optimizing Approach in the Area of STEP-Based Construction of Sessionless, Power-Constrainted, TAM and Time Optimal Test Schedules. Proceedings of the 13th IEEE International Symposium and Workshop on the Engineering of Computer-Based Systems (ECBS). Los Alamitos, CA: IEEE Computer Society, 2006.
p. 360-367. ISBN: 0-7695-2546-6. Detail
2005
- DRÁBEK, V.; KOTÁSEK, Z. Handbook of Testing Electronic Systems. In Handbook of Testing Electronic Systems. Praha: Czech Technical University Publishing House, 2005.
p. 235-243. ISBN: 80-01-03318-X. Detail - KOTÁSEK, Z.; STRNADEL, J. Testing Tools for Training and Education. Proceedings of 12th International Conference on Mixed Design of Integrated Circuits and Systems. Krakow: Department of Microelectronics and Computer Science, Technical University of Lodz, 2005.
p. 671-676. ISBN: 83-919289-9-3. Detail - STRNADEL, J. VIRTA: Virtual Port Based Register-Transfer Level Testability Analysis and Improvements. Proceedings of 8th IEEE Design and Diagnostic of Electronic Circuits and Systems Workshop. Sopron: University of West Hungary, 2005.
p. 190-193. ISBN: 963-9364-48-7. Detail - STRNADEL, J.; KOTÁSEK, Z. Educational Tool for the Demonstration of Dft Principles Based on Scan Methodologies. Proceedings of 8th Euromicro Conference on Digital System Design. Los Alamitos: IEEE Computer Society, 2005.
p. 420-427. ISBN: 0-7695-2433-8. Detail - STRNADEL, J.; PEČENKA, T.; SEKANINA, L. On Testability Analysis Driven Generation of Synthetic Register-Transfer Level Benchmark Circuits. Proceedings of 5th Electronic Circuits and Systems Conference. Bratislava: Slovak University of Technology in Bratislava, 2005.
p. 107-110. Detail