Název anglicky
Automation of Formal Verification
Typ
grant
Klíčová slova

formální verifikace; statická analýza; symbolická verifikace; dynamická analýza
a testování; testování řízené modelem; automaty; specifikace požadavků; logiky;

Abstrakt

Hlavními cíli projektu je redukce vývojových nákladů kritických systémů nasazením
automatizovaných formálních verifikačních nástrojů. Projekt se zaměřuje na (1)
transparentní nasazení formálních metod (formální verifikace se během vývoje
systémů použije takovým způsobem, který bude vyžadovat pouze minimální úpravu
stávajících vývojových postupů), (2) automatickou sémantickou analýzu požadavků
(požadavky napsané v přirozeném jazyce budou automaticky formalizovány
a systémoví inženýři budou mít možnost získat informace o nekonzistentních,
duplicitních, nerealizovatelných, nebo chybějící požadavcích) a (3) automatickou
formální verifikaci systémů oproti požadavkům (vývojáři softwaru budou moci
ověřit, jestli implementace v C/C++ splňuje dané požadavky bez nutnosti vytváření
abstraktních modelů dané implementace). Tyto nové metody a nástroje se následně
začlení do vlastního průmyslového vývoje a případné chyby se tak odhalí dříve ve
vývojovém cyklu.

Řešitelé
Kratochvíla Tomáš, Mgr. – hlavní řešitel
Smrčka Aleš, Ing., Ph.D. (UITS)
Vojnar Tomáš, prof. Ing., Ph.D. (UITS)
Produkty

2021

Nahoru