Detail publikace
Hardware Acceleration of Algorithms in Computer Networks using FPGA
S nárůstem rychlosti počítačových sítí vyžadují síťová zařízení neustále vyšší výpočetní výkon k dosažení propustnosti linky. Jelikož mají současné procesory limitovanou výkonnost, směrovače a další síťová zařízení využívají k dosažení požadované rychlosti zpracování hardwarovou akceleraci. Většinou je propustnost limitována časově kritickými operacemi, které je nutno vykonat pro každý paket nebo bajt síťového provozu. Proto se tutoriál zaměřuje na hardwarovou akceleraci časově kritických operací v počítačových sítích s využitím technologie FPGA a ukazuje výsledky posledního výzkumu v oblastech vyhledání nejdelšího shodného prefixu (IP lookup), paketové klasifikace a hledání regulárních výrazů. Konec tutoriálu je zaměřen na rychlý vývoj hardwarově akcelerovaných síťových aplikací.
@INPROCEEDINGS{FITPUB10413, author = "Jan Ko\v{r}enek", title = "Hardware Acceleration of Algorithms in Computer Networks using FPGA", pages = "11--11", booktitle = "2013 IEEE 16th International Symposium on Design and Diagnostics of Electronic Circuits \& Systems (DDECS)", year = 2013, location = "Brno, CZ", publisher = "IEEE Computer Society", ISBN = "978-1-4673-6133-0", language = "english", url = "https://www.fit.vut.cz/research/publication/10413" }