Detail publikace
RTL Testability Verification System
Tento článek řeší verifikaci testovatelnosti číslicových obvodů na úrovni RT. Verifikaci testovatelnosti lze použít pro posouzení, zda navržený číslicový obvod po analýze a eventuální úpravě na snadnou testovatelnost vedoucí na částečný scan je skutečně snadno testovatelný. Je to proto, že používané matoda využívající i cest neberou vždy v potaz vzájemné závislosti těchto i cest. Proto mohou vznikat konflikty a uváznutí v případě, že tyto i cesty jsou využity současně. Navržená metodika verifikace testovatelnosti RT obvodů tyto problémy umí detekovat. Hlavním cílem naší práce je vytvořit programový systém pro automatickou verifikaci testovatelnosti RT obvodů. Při implementaci bylo využito C/E Petriho sítí. Vstupem do systému je formální specifikace obvodu a seznam modifikací pro snadnou testovatelnost (řetězec scan). Výstupem je rozhodnutí, zda obvod takto navržený je skutečně snadno testovatelný či nikoliv. Jestliže je obvod označen jako ne snadno testovatelný, je třeba zásahu operátora, který posoudí, jak testovatelnost zajistit.
@INPROCEEDINGS{FITPUB7552,
author = "Richard R\r{u}\v{z}i\v{c}ka and Jaroslav \v{S}karvada",
title = "RTL Testability Verification System",
pages = "101--102",
booktitle = "Proceedings of the Work In Progress Session of 30th Euromicro Conference",
year = 2004,
location = "Linz, DE",
publisher = "Johannes Kepler University Linz",
ISBN = "3-902457-05-8",
language = "english",
url = "https://www.fit.vut.cz/research/publication/7552"
}