Detail publikace

Testability Analysis and Improvements of Register-Transfer Level Digital Circuits

STRNADEL Josef. Testability Analysis and Improvements of Register-Transfer Level Digital Circuits. Computing and Informatics, roč. 25, č. 5, 2006, s. 441-464. ISSN 1335-9150.
Název česky
Analýza a zlepšení testovatelnosti číslicových obvodů na úrovni meziregistrových přenosů
Typ
článek v časopise
Jazyk
angličtina
Autoři
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT)
URL
Abstrakt

Článek prezentuje novou metodu analýzy testovatelnosti číslicových obvodů popsaných na úrovni megistrových přenosů. V článku je ukázáno, že je-li každý modul, z knihovny modulů tvořících strukturu daného obvodu, vybaven kromě informace vztažené k návrhu i vhodnou diagnostickou informací, lze dosáhnout mnohem přesnějšího ohodnocení testovatelnosti daného obvodu. K popisu zmíněné informace je využit matematický model založený na koncepci virtuálních portů. Samotná metoda analýzy testovatelnosti je založena na analýze dvou speciálních orientovaných grafů představujících model toku diagnostických dat daným obvodem. V článku jseou prezentovány experimentální výsledky dosažené aplikací této metody a tyto výsledky jsou porovnány s výsledky jiných existujících metod.

Rok
2006
Strany
441-464
Časopis
Computing and Informatics, roč. 25, č. 5, ISSN 1335-9150
Vydavatel
Slovak Academic Press
BibTeX 
@ARTICLE{FITPUB8201,
   author = "Josef Strnadel",
   title = "Testability Analysis and Improvements of Register-Transfer Level Digital Circuits",
   pages = "441--464",
   journal = "Computing and Informatics",
   volume = 25,
   number = 5,
   year = 2006,
   ISSN = "1335-9150",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/8201"
}
Soubory
Nahoru