Detail publikace

Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches

SÁNCHEZ-CLEMENTE, A.; ENTRENA, L.; HRBÁČEK, R.; SEKANINA, L. Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches. IEEE TRANSACTIONS ON RELIABILITY, 2016, vol. 65, no. 4, p. 1871-1883. ISSN: 0018-9529.
Název česky
Maskování chyb pomocí aproximovaných logických obvodů: Porovnání pravděpodobnostního a evolučního přístupu
Typ
článek v časopise
Jazyk
anglicky
Autoři
Sánchez-Clemente Antonio José
Entrena Luis
Hrbáček Radek, Ing., Ph.D. (VZ EHW)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
URL
Klíčová slova


Approximate logic circuit, error mitigation, evolutionary computing, single-event transient (SET), single-event upset (SEU)

Abstrakt

Miniaturizaceelektronických komponent je velkou výzvou pro zajištění spolehlivostičíslicových obvodů. Protože zálohování obvodů jako je třímodulová redundance (TMR)vede ke značnému nárůstu velikosti obvodu, je výhodné používat jednoduššípřístupy. Aproximované obvody dovolují optimalizovat logiku určenou pro potlačeníporuch různého typu, např. přechodové, občasné a permanentní poruchy. Optimalizaceobvodů zálohy tak, aby dosahovaly co nejvyšší schopnosti maskovat poruchy asoučasně byla redukována jejich plocha, je obtížný problém. V této studii jsounavrženy a porovnány dva přístupy pro generování aproximovaných obvodů pro systémTMR. Pravděpodobnostní přístup aproximuje obvod s využitím greedy algoritmu apravděpodobnostního odhadu chyby. Evoluční přístup nabízí radikálně jinářešení, která je obtížné najít jinými postupy. Kombinací obou metod je možné prozkoumatprostor možných řešení velmi detailně. Experimenty ukazují, že evoluční přístupje schopen dodat o něco lepší řešení. Obě tyto metody ale významně vylepšujístávající přístupy v oblasti implementace částečné obvodové redundance.

Rok
2016
Strany
1871–1883
Časopis
IEEE TRANSACTIONS ON RELIABILITY, roč. 65, č. 4, ISSN 0018-9529
DOI
10.1109/TR.2016.2604918
UT WoS
000391284600019
EID Scopus
2-s2.0-84990841014
BibTeX 
@article{BUT130920,
  author="Antonio José {Sánchez-Clemente} and Luis {Entrena} and Radek {Hrbáček} and Lukáš {Sekanina}",
  title="Error Mitigation using Approximate Logic Circuits: A Comparison of Probabilistic and Evolutionary Approaches",
  journal="IEEE TRANSACTIONS ON RELIABILITY",
  year="2016",
  volume="65",
  number="4",
  pages="1871--1883",
  doi="10.1109/TR.2016.2604918",
  issn="0018-9529",
  url="http://dx.doi.org/10.1109/TR.2016.2604918"
}
Soubory
Nahoru