Detail publikace
Search-based synthesis of approximate circuits implemented into FPGAs
Logic gates, Field programmable gate arrays, Table lookup, Optimization, Boolean functions, Design tools
Přibližné počítání využívá vrozenou toleranci vůči chybám některýchaplikací pro zlepšení parametrů jako je výkonnost, spotřeba energie nebo plochana čipu. V článku je představena nová metoda pro aproximaci a optimalizaciobvodů určených pro hradlová pole (FPGA). Metoda využívá genetické programovánípro nalezení obvodu co nejlepšími parametry. Obvody jsou interně reprezentoványa optimalizovány na úrovni hradel. Výsledné implementace složené z náhledovýchtabulek (LUT) jsou získány pomocí komerčních nástrojů pro návrh s obvody FPGA.Jsou porovnány čtyři takové nástroje (Xilinx ISE, Xilinx Vivado, Precision aQuartus) a akademický nástroj ABC. Kvalita aproximace je stanovena s využitímbinárních rozhodovacích diagramů. Zajímavým výsledkem je, že optimalizacezískané na úrovni hradel jsou přeneseny syntézními nástroji prakticky beze změni na úroveň LUT. Např. 40%redukce (68 LUT) byla dosažena pro obvod clmb bez zanesení chyby. Další 43%redukce LUT byla získána, pokud byla povolena chyba na výstupu menší než0,1%.
@inproceedings{BUT130958,
author="Zdeněk {Vašíček} and Lukáš {Sekanina}",
title="Search-based synthesis of approximate circuits implemented into FPGAs",
booktitle="26th International Conference on Field Programmable Logic and Applications",
year="2016",
pages="1--4",
publisher="Institute of Electrical and Electronics Engineers",
address="Lausanne",
doi="10.1109/FPL.2016.7577305",
isbn="978-2-8399-1844-2",
url="http://ieeexplore.ieee.org/document/7577305/"
}