Detail publikace
Partial Dynamic Reconfiguration in an FPGA-based Fault-Tolerant System: Simulation-based Evaluation
Lojda Jakub, Ing., Ph.D. (UPSY)
Podivínský Jakub, Ing., Ph.D. (UFYZ)
Kotásek Zdeněk, doc. Ing., CSc.
Systémy odolné proti poruchám, FPGA, částečná rekonfigurace, simulace.
Programovatelná hradlová pole (FPGA) jsoupopulární nejen pro jejich širokou škálu využití ve vestavěných systémech.Avšak jsou náchylné na projevy radiace. Nabité částice způsobují tzv. SingleEvent Upsets (SEU) v jejich konfigurační paměti. SEU mohou vést k selhánícelého systému. Tento problém je zásadní pro vesmírné aplikace, kde je slunečnízáření mnohem výraznější než na zemi. Existují dva hlavní přístupy k mírněnídopadů SEU: maskování a oprava poruch. Nejpopulárnější maskovací metodou je třímodulová redundance (TMR). Pro opravu poruch se využívá schopnostirekonfigurace FPGA. Tyto přístupy je možné kombinovat pro dosažení zlepšeníodolnosti proti poruchám u systému. Je důležité posoudit míru spolehlivosti takovéhosystému, a proto je její odhad pomocí simulace hlavní částí tohoto příspěvku.Navrhujeme vyhodnocovací prostředí, které posuzuje spolehlivost TMR systému srekonfigurací porouchaných modulů v závislosti na frekvenci výskytu poruch adobě rekonfigurace potřebné k opravě jednotky.
@inproceedings{BUT155063,
author="Richard {Pánek} and Jakub {Lojda} and Jakub {Podivínský} and Zdeněk {Kotásek}",
title="Partial Dynamic Reconfiguration in an FPGA-based Fault-Tolerant System: Simulation-based Evaluation",
booktitle="Proceedings of IEEE East-West Design & Test Symposium",
year="2018",
pages="129--134",
publisher="IEEE Computer Society",
address="Kazaň",
doi="10.1109/EWDTS.2018.8524728",
isbn="978-1-5386-5710-2",
url="https://www.fit.vut.cz/research/publication/11758/"
}