Detail publikace

Verifikace testovatelnosti návrhu číslicového obvodu

ŠKARVADA, J. Verifikace testovatelnosti návrhu číslicového obvodu. Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1. Brno: Fakulta elektrotechniky a komunikačních technologií VUT v Brně, 2004. s. 275-277. ISBN: 80-214-2634-9.
Název anglicky
RT level digital circuit design testability verification
Typ
článek ve sborníku konference
Jazyk
česky
Autoři
Škarvada Jaroslav, Ing., Ph.D.
URL
Klíčová slova

Verifikace testovatelnosti návrhu číslicového obvodu, testovatelnost, I-cesta, I-režim, úroveň meziregistrových přenosů, částečný scan, C/E Petriho síť, konflikty a uváznutí , dosažitelnost značení, INA

Abstrakt

Hlavním cílem této práce je vyvinout a implementovat softwarový systém pro zajištění automatizované verifikace testovatelnosti návrhu číslicového obvodu na úrovni meziregistrových přenosů (RT). Při implementaci systému je využito modelu C/E Petriho sítí. Vstupem do systému je formální specifikace návrhu číslicového obvodu a výstupem systému je rozhodnutí, zda je tento čislicový systém testovatelný či nikoliv.

Rok
2004
Strany
275–277
Sborník
Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1
ISBN
80-214-2634-9
Vydavatel
Fakulta elektrotechniky a komunikačních technologií VUT v Brně
Místo
Brno
BibTeX 
@inproceedings{BUT17560,
  author="Jaroslav {Škarvada}",
  title="Verifikace testovatelnosti návrhu číslicového obvodu",
  booktitle="Proceedings of 10th Conference and Competition Student EEICT 2004, Volume 1",
  year="2004",
  pages="275--277",
  publisher="Fakulta elektrotechniky a komunikačních technologií VUT v Brně",
  address="Brno",
  isbn="80-214-2634-9",
  url="http://www.feec.vutbr.cz/EEICT/2004/sbornik/02-Magisterske_projekty/09-Pocitacove_systemy/06-xskarv02.pdf"
}
Nahoru