Detail publikace
On Testability Analysis Driven Generation of Synthetic Register-Transfer Level Benchmark Circuits
Pečenka Tomáš, Ing., Ph.D.
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Register-transfer level, synthetic benchmark circuit, testability analysis, evolutionary algorithm
Použití tzv. benchmarkových obvodů se stalo významnou částí návrhu složitých elektronických systémů. Protože existující benchmarkové obvody pro úroveň meziregistrových přenosů nepostačují pro testování nových algoritmů a nástrojů z oblasti diagnostiky, zabýváme se metodou automatického generování takovýchto obvodů. Pro generování obvodů používáme evoluční algoritmus, jehož vstupem jsou požadavky uživatele na strukturální a diagnostické vlastnosti hledaného obvodu a jehož výstupem je obvod co nejléoe splňující tyto požadavky a vyznačující se co nejhorší testovatelností. Náš předpoklad totiž je, že právě obvody s nejhorší testovatelností jsou nejvhodnějšími kandidáty do hledané sady benchmarkových obvodů. Evolučním algoritmem vygenerovaný obvod je uložen v syntetizovatelném VHDL zdrojovém souboru.
@inproceedings{BUT18046,
author="Josef {Strnadel} and Tomáš {Pečenka} and Lukáš {Sekanina}",
title="On Testability Analysis Driven Generation of Synthetic Register-Transfer Level Benchmark Circuits",
booktitle="Proceedings of 5th Electronic Circuits and Systems Conference",
year="2005",
pages="107--110",
publisher="Slovak University of Technology in Bratislava",
address="Bratislava",
url="https://www.fit.vut.cz/research/publication/7867/"
}