Detail publikace

Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis

VAŠÍČEK, Z.; MRÁZEK, V.; SEKANINA, L. Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis. In 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE). Valencia: Institute of Electrical and Electronics Engineers, 2024. p. 1-6. ISBN: 979-8-3503-4859-0.
Název česky
Automatizovaný návrh přibližně počítajících obvodů řízený verifikovatelností
Typ
článek ve sborníku konference
Jazyk
anglicky
Autoři
Vašíček Zdeněk, doc. Ing., Ph.D. (UPSY)
Mrázek Vojtěch, Ing., Ph.D. (UPSY)
Sekanina Lukáš, prof. Ing., Ph.D. (UPSY)
Klíčová slova

approximate computing, approximate arithmetic circuit, formal analysis,
constrained verification

Abstrakt

Základním předpokladem pro úspěšné nasazení metod aproximace obvodů založených na
prohledávání stavového prostoru je schopnost efektivně procházet stavovým
prostorem, tzn. efektivně vyhodnocovat chybu kandidátních řešení. V článku se
zabýváme vyhodnocením výpočetní náročnosti různých metod analýzy chyb, abychom
pochopili jejich chování zejména při zavedení omezení v podobě zdrojů, jako je
omezený čas výpočtu. Tato analýza je provedena nad typickými aproximovanými
obvody (sčítačky a násobičky) a pro běžné chybové metriky a formální přístupy
(řešení využívající SAT solveru nebo BDD). Výsledky ukazují, že při vyhodnocování
chyb kandidátního obvodu je velmi výhodné znovu použít znalosti získané při
vyhodnocování předchozích instancí obvodu, aby se zkrátila celková doba
aproximace. Pokud je použita adaptivní vyhledávací strategie, která řídí
vyhledávání směrem k snadno analyzovatelným kandidátním obvodům, může metoda
produkovat obvody, které vykazují lepší kompromisy mezi chybou a požadovanými
parametry (např. plochou) než stejná metoda s neomezenými ověřovacími zdroji a v
rámci stejného celkového časového okna. U 16bitových a 20bitových přibližných
násobiček bylo možné dosáhnout 75% snížení plochy oproti základní metodě 
aproximace nevyužívající limit na výpočetní zdroje.

Rok
2024
Strany
1–6
Sborník
2024 Design, Automation & Test in Europe Conference & Exhibition (DATE)
Konference
Design, Automation and Test in Europe, Valencia, ES
ISBN
979-8-3503-4859-0
Vydavatel
Institute of Electrical and Electronics Engineers
Místo
Valencia
DOI
10.23919/DATE58400.2024.10546795
UT WoS
001253778900280
EID Scopus
2-s2.0-85196493512
BibTeX 
@inproceedings{BUT188464,
  author="Zdeněk {Vašíček} and Vojtěch {Mrázek} and Lukáš {Sekanina}",
  title="Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis",
  booktitle="2024 Design, Automation & Test in Europe Conference & Exhibition (DATE)",
  year="2024",
  pages="1--6",
  publisher="Institute of Electrical and Electronics Engineers",
  address="Valencia",
  doi="10.23919/DATE58400.2024.10546795",
  isbn="979-8-3503-4859-0"
}
Nahoru