Seminář VHDL

• 26 hod. seminář
• 13 hod. projekty

• 100 bodů projekty

Student bude schopen pomocí jazyka VHDL popsat komplexní číslicové systémy tak, aby systém bylo možné fyzicky implementovat. Předmět je vhodnou korekvizitní podporou předmětu INC a INP.

Seznámit studenty se syntaxí a sémantikou jazyka pro popis hardware (VHDL), s jeho využitím nejen pro modelování a simulaci ale především jako popisného jazyka využívaného při vytváření a syntéze komplexních číslicových systémů. Součástí předmětu bude představení programovacích technik umožňujících efektivní návrh hardware za pomocí profesionálních vývojových prostředků (ModelSIM, XILINX ISE), které se staly defacto průmyslovým standardem.

Seminář VHDL slouží jako podpora výuky VHDL v předmětech INC a INP a je doporučen k prohloubení znalosti jazyka a problematiky moderního návrhu hardware. Studenti získají podrobnější znalost jazyka VHDL nejen po teoretické stránce ale i po stránce praktické - k praktickému ověření lze využít přípravku FITkit, který obsahuje programovatelné hradlové pole FPGA firmy XILINX. Zvládnutí jazyka pro popis hardware je klíčovým prvkem pro úspěšný a efektivní návrh systémů na bázi FPGA, které zaujímají dominantní postavení především v oblasti vysoce náročných výpočtů (akcelerace síťových operací, akcelerace zpracování číslicových jednorozměrných a vícerozměrných dat, akcelerace bioinformatických úloh, kryptografických aplikací apod.), kde akcelerační platformy využívající FPGA dosahují výrazného urychlení a minimálních hodnot příkonu oproti běžných softwarovým technikám paralelizace. Znalost technik popisu syntetizovatelného hardware dává možnost se aktivně zapojit do řady výzkumných projektů v oblasti zpracování síťových dat a bezpečnosti, ve kterých se spolupracuje např. s firmou Seznam.cz, sdružením Cesnet či správcem domény NIC a najít lepší uplatnění na trhu práce. 

Základy programování. Základy týkající se Boolovy algebry.

• Přednáškové materiály v elektronické podobě.
• Jasinski, R.: Effective Coding with VHDL: Principles and Best Practice. The MIT Press. 2016.
• Pedroni, V. A.: Circuit Design and Simulation with VHDL (Second Edition). The MIT Press. 2011
• Douša, J.: Jazyk VHDL, České vysoké učení technické v Praze. Elektrotechnická fakulta, Praha, 2003
• Armstrong, J.R. - Gray, F.G.: VHDL Design Representation and Synthesis, 2nd edition, Prentice Hall, ISBN 0-13-021670-4, 2000
• Chang, K.C.: Digital Design and Modeling with VHDL and Synthesis, IEEE Computer Society Press, 1997
• Armstrong, J.R. - Gray F.G.: Structured Logic Design with VHDL, Prentice-Hall, 1993

1. Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
2. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
3. Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
4. Příkazy jazyka VHDL
5. Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
6. Popis kombinačních obvodů, třístavové obvody.
7. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
8. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
9. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
10. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
11. Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
12. Příkladová studie komplexních obvodů: RISC procesor
13. Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment

Individuální projekt rozdělený na několik částí řešených v průběhu semestru.

Vypracování projektu včetně odevzdání technické zprávy.

Udělení zápočtu je podmíněno ziskem minimálně 50 bodů z projektu.