Detail práce
Implementace a verifikace vstupních a výstupních síťových bloků
V rámci platformy NetCOPE se vstupní a výstupní síťové bloky používají pro odstínění návrháře síťové aplikace od problémů s implementací linkové vstvy síťového modelu ISO/OSI, zvláště pak její MAC podvrstvy. Tato bakalářská práce se zabývá návrhem, implementací a verifikací takovýchto bloků pracujících na rychlosti 10 Gb/s. Navržený vstupní síťový blok provádí kontrolu příchozích rámců a umožňuje zahazování těchto rámců na základě výsledků prováděných kontrol. Výstupní síťový blok podporuje nahrazování zdrojové MAC adresy rámce a doplnění pole FCS. Součástí obou síťových bloků jsou také různé druhy čítačů rámců. Navržené síťové bloky byly otestovány na kartách COMBO v rámci platformy NetCOPE a bylo pro ně navrženo verifikační prostředí pro jazyk SystemVerilog.
vstupní a výstupní síťové bloky, XGMII, 10 Gigabit Ethernet, FrameLink, NetCOPE, FPGA, VHDL, SystemVerilog
Bidlo Michal, doc. Ing., Ph.D. (UPSY FIT VUT), člen
Drábek Vladimír, doc. Ing., CSc. (UPSY FIT VUT), člen
Linhart Miroslav, doc. Ing., CSc. (UPSY FIT VUT), člen
Peringer Petr, Dr. Ing. (UITS FIT VUT), člen
@bachelorsthesis{FITBT8587, author = "Ji\v{r}\'{i} Matou\v{s}ek", type = "Bakal\'{a}\v{r}sk\'{a} pr\'{a}ce", title = "Implementace a verifikace vstupn\'{i}ch a v\'{y}stupn\'{i}ch s\'{i}\v{t}ov\'{y}ch blok\r{u}", school = "Vysok\'{e} u\v{c}en\'{i} technick\'{e} v Brn\v{e}, Fakulta informa\v{c}n\'{i}ch technologi\'{i}", year = 2009, location = "Brno, CZ", language = "czech", url = "https://www.fit.vut.cz/study/thesis/8587/" }